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Dissertação (Mestrado)
Verificação funcional para circuitos de transmissão e recepção de sinais mistos (2017)
Martins, Vinícius Antonio de Oliveira; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: CIRCUITOS DIGITAIS, CIRCUITOS INTEGRADOS, ENGENHARIA ELÉTRICA
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ABNT
MARTINS, Vinícius Antonio de Oliveira. Verificação funcional para circuitos de transmissão e recepção de sinais mistos. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12072017-081700/. Acesso em: 15 maio 2024.
APA
Martins, V. A. de O. (2017). Verificação funcional para circuitos de transmissão e recepção de sinais mistos (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12072017-081700/
NLM
Martins VA de O. Verificação funcional para circuitos de transmissão e recepção de sinais mistos [Internet]. 2017 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12072017-081700/
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Martins VA de O. Verificação funcional para circuitos de transmissão e recepção de sinais mistos [Internet]. 2017 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12072017-081700/
Tese (Doutorado)
Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines (2006)
Gonzalez, José Artur Quilici; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: HARDWARE, CIRCUITOS INTEGRADOS
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ABNT
GONZALEZ, José Artur Quilici. Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines. 2006. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2006. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-13032007-153757/. Acesso em: 15 maio 2024.
APA
Gonzalez, J. A. Q. (2006). Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-13032007-153757/
NLM
Gonzalez JAQ. Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines [Internet]. 2006 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-13032007-153757/
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Gonzalez JAQ. Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines [Internet]. 2006 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-13032007-153757/
Dissertação (Mestrado)
Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício (2007)
Faria, Frederico de; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: CIRCUITOS DIGITAIS (MODELAGEM), CIRCUITOS INTEGRADOS, SISTEMA DE COMUNICAÇÃO, ANÁLISE DE DESEMPENHO, MODELOS MATEMÁTICOS, SILÍCIO
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FARIA, Frederico de. Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício. 2007. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2007. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-26122008-110935/. Acesso em: 15 maio 2024.
APA
Faria, F. de. (2007). Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-26122008-110935/
NLM
Faria F de. Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício [Internet]. 2007 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-26122008-110935/
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Faria F de. Uma metodologia analítico-determinística para a avaliação de desempenho no tempo de processadores de rede implementados como sistemas-sobre-silício [Internet]. 2007 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-26122008-110935/
Dissertação (Mestrado)
Técnicas para a verificação funcional eficiente de uma implementação RTL da camada banda base do protocolo Bluetooth (2005)
Romero Tobar, Edgar Leonardo; Wang, Jiang Chau (Orientador)
Unidade: EP
Assunto: PROTOCOLOS DE COMUNICAÇÃO
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ABNT
ROMERO TOBAR, Edgar Leonardo. Técnicas para a verificação funcional eficiente de uma implementação RTL da camada banda base do protocolo Bluetooth. 2005. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2005. . Acesso em: 15 maio 2024.
APA
Romero Tobar, E. L. (2005). Técnicas para a verificação funcional eficiente de uma implementação RTL da camada banda base do protocolo Bluetooth (Dissertação (Mestrado). Universidade de São Paulo, São Paulo.
NLM
Romero Tobar EL. Técnicas para a verificação funcional eficiente de uma implementação RTL da camada banda base do protocolo Bluetooth. 2005 ;[citado 2024 maio 15 ]
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Romero Tobar EL. Técnicas para a verificação funcional eficiente de uma implementação RTL da camada banda base do protocolo Bluetooth. 2005 ;[citado 2024 maio 15 ]
Trabalho de evento
Transformations for functional modules in hierarchical high level synthesis (1997)
Teruya, M Y; Wang, Jiang Chau ; Vale Neto, José Vieira do; Strum, Marius; Jerraya, A A
Source: Proceedings. Conference titles: Brazilian Symposium on Integrated Circuit Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
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ABNT
TERUYA, M Y et al. Transformations for functional modules in hierarchical high level synthesis. 1997, Anais.. Porto Alegre: UFRGS, 1997. . Acesso em: 15 maio 2024.
APA
Teruya, M. Y., Wang, J. C., Vale Neto, J. V. do, Strum, M., & Jerraya, A. A. (1997). Transformations for functional modules in hierarchical high level synthesis. In Proceedings. Porto Alegre: UFRGS.
NLM
Teruya MY, Wang JC, Vale Neto JV do, Strum M, Jerraya AA. Transformations for functional modules in hierarchical high level synthesis. Proceedings. 1997 ;[citado 2024 maio 15 ]
Vancouver
Teruya MY, Wang JC, Vale Neto JV do, Strum M, Jerraya AA. Transformations for functional modules in hierarchical high level synthesis. Proceedings. 1997 ;[citado 2024 maio 15 ]
Trabalho de evento
The LRD traffic impact on the NoC-based SoCs (2010)
Sepúlveda, Johanna; Strum, Marius; Wang, Jiang Chau ; Pires, Ricardo
Source: Proceedings of the SBCCI'10. Conference titles: Symposium on integrated circuits and systems design. Unidade: EP
Assunto: SEGURANÇA DE REDES
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SEPÚLVEDA, Johanna et al. The LRD traffic impact on the NoC-based SoCs. 2010, Anais.. São Paulo: Escola Politécnica, Universidade de São Paulo, 2010. Disponível em: https://doi.org/10.1145/1854153.1854179. Acesso em: 15 maio 2024.
APA
Sepúlveda, J., Strum, M., Wang, J. C., & Pires, R. (2010). The LRD traffic impact on the NoC-based SoCs. In Proceedings of the SBCCI'10. São Paulo: Escola Politécnica, Universidade de São Paulo. doi:10.1145/1854153.1854179
NLM
Sepúlveda J, Strum M, Wang JC, Pires R. The LRD traffic impact on the NoC-based SoCs [Internet]. Proceedings of the SBCCI'10. 2010 ;[citado 2024 maio 15 ] Available from: https://doi.org/10.1145/1854153.1854179
Vancouver
Sepúlveda J, Strum M, Wang JC, Pires R. The LRD traffic impact on the NoC-based SoCs [Internet]. Proceedings of the SBCCI'10. 2010 ;[citado 2024 maio 15 ] Available from: https://doi.org/10.1145/1854153.1854179
Trabalho de evento
Synthesis of the high performance extended burst mode asynchronous state machines (2000)
Oliveira, Duarte Lopes de; Strum, Marius; Wang, Jiang Chau ; Cunha, Wagner Chiepa
Source: Proceedings. Conference titles: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
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ABNT
OLIVEIRA, Duarte Lopes de et al. Synthesis of the high performance extended burst mode asynchronous state machines. 2000, Anais.. Los Alamitos: IEEE, 2000. . Acesso em: 15 maio 2024.
APA
Oliveira, D. L. de, Strum, M., Wang, J. C., & Cunha, W. C. (2000). Synthesis of the high performance extended burst mode asynchronous state machines. In Proceedings. Los Alamitos: IEEE.
NLM
Oliveira DL de, Strum M, Wang JC, Cunha WC. Synthesis of the high performance extended burst mode asynchronous state machines. Proceedings. 2000 ;[citado 2024 maio 15 ]
Vancouver
Oliveira DL de, Strum M, Wang JC, Cunha WC. Synthesis of the high performance extended burst mode asynchronous state machines. Proceedings. 2000 ;[citado 2024 maio 15 ]
Trabalho de evento
Synthesis of speed-independent circuits from multi-burst graph specification and using gate-level architectures (2001)
Oliveira, Duarte Lopes de; Strum, Marius; Wang, Jiang Chau ; Cunha, Wagner Chiepa
Source: IBERCHIP: proceedings. Conference titles: Workshop IBERCHIP. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS VLSI
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OLIVEIRA, Duarte Lopes de et al. Synthesis of speed-independent circuits from multi-burst graph specification and using gate-level architectures. 2001, Anais.. São Paulo: ABINEE, 2001. . Acesso em: 15 maio 2024.
APA
Oliveira, D. L. de, Strum, M., Wang, J. C., & Cunha, W. C. (2001). Synthesis of speed-independent circuits from multi-burst graph specification and using gate-level architectures. In IBERCHIP: proceedings. São Paulo: ABINEE.
NLM
Oliveira DL de, Strum M, Wang JC, Cunha WC. Synthesis of speed-independent circuits from multi-burst graph specification and using gate-level architectures. IBERCHIP: proceedings. 2001 ;[citado 2024 maio 15 ]
Vancouver
Oliveira DL de, Strum M, Wang JC, Cunha WC. Synthesis of speed-independent circuits from multi-burst graph specification and using gate-level architectures. IBERCHIP: proceedings. 2001 ;[citado 2024 maio 15 ]
Monografia/livro
Sistemas digitales: elementos para un diseño a alto nivel (1999)
Rozo, A G; Wang, Jiang Chau ; Costés, L A; Guerrero, M; López, A; Ploger, P G; Strum, Marius; Vale Neto, José Vieira do; Villar, E; Wilberg, J
Unidade: EP
Assunto: PROCESSAMENTO DIGITAL DE SINAIS
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ABNT
ROZO, A G et al. Sistemas digitales: elementos para un diseño a alto nivel. . Santafé de Bogotá: Uniandes. . Acesso em: 15 maio 2024. , 1999
APA
Rozo, A. G., Wang, J. C., Costés, L. A., Guerrero, M., López, A., Ploger, P. G., et al. (1999). Sistemas digitales: elementos para un diseño a alto nivel. Santafé de Bogotá: Uniandes.
NLM
Rozo AG, Wang JC, Costés LA, Guerrero M, López A, Ploger PG, Strum M, Vale Neto JV do, Villar E, Wilberg J. Sistemas digitales: elementos para un diseño a alto nivel. 1999 ;[citado 2024 maio 15 ]
Vancouver
Rozo AG, Wang JC, Costés LA, Guerrero M, López A, Ploger PG, Strum M, Vale Neto JV do, Villar E, Wilberg J. Sistemas digitales: elementos para un diseño a alto nivel. 1999 ;[citado 2024 maio 15 ]
Trabalho de evento
Set containment and cube expansion with binary decision diagrams for logic synthesis (1993)
Wang, Jiang Chau
Source: Anais. Conference titles: Seminario Integrado de Software e Hardware. Unidade: EP
Assunto: SEMICONDUTORES
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ABNT
WANG, Jiang Chau. Set containment and cube expansion with binary decision diagrams for logic synthesis. 1993, Anais.. Florianopolis: Sbc, 1993. . Acesso em: 15 maio 2024.
APA
Wang, J. C. (1993). Set containment and cube expansion with binary decision diagrams for logic synthesis. In Anais. Florianopolis: Sbc.
NLM
Wang JC. Set containment and cube expansion with binary decision diagrams for logic synthesis. Anais. 1993 ;[citado 2024 maio 15 ]
Vancouver
Wang JC. Set containment and cube expansion with binary decision diagrams for logic synthesis. Anais. 1993 ;[citado 2024 maio 15 ]
Trabalho de evento
Roteiro de extração de parâmetros para transistores MOS tipo depleção (1987)
Wang, Jiang Chau ; Waldman, Bernard
Source: Anais. Conference titles: Congresso da Sociedade Brasileira de Microeletrônica. Unidade: EP
Assunto: TRANSISTORES
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ABNT
WANG, Jiang Chau e WALDMAN, Bernard. Roteiro de extração de parâmetros para transistores MOS tipo depleção. 1987, Anais.. São Paulo: Sbmicro/Epusp, 1987. . Acesso em: 15 maio 2024.
APA
Wang, J. C., & Waldman, B. (1987). Roteiro de extração de parâmetros para transistores MOS tipo depleção. In Anais. São Paulo: Sbmicro/Epusp.
NLM
Wang JC, Waldman B. Roteiro de extração de parâmetros para transistores MOS tipo depleção. Anais. 1987 ;[citado 2024 maio 15 ]
Vancouver
Wang JC, Waldman B. Roteiro de extração de parâmetros para transistores MOS tipo depleção. Anais. 1987 ;[citado 2024 maio 15 ]
Dissertação (Mestrado)
Otimização de mapeamento e posicionamento para sistemas dinamicamente reconfiguráveis baseados em NoCs utilizando-se a meta-heurística busca tabu (2019)
Novaes, Guilherme Apolinário Silva; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: SISTEMAS DINÂMICOS, INTELIGÊNCIA ARTIFICIAL, MICROELETRÔNICA
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ABNT
NOVAES, Guilherme Apolinário Silva. Otimização de mapeamento e posicionamento para sistemas dinamicamente reconfiguráveis baseados em NoCs utilizando-se a meta-heurística busca tabu. 2019. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2019. Disponível em: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-29032022-104547/. Acesso em: 15 maio 2024.
APA
Novaes, G. A. S. (2019). Otimização de mapeamento e posicionamento para sistemas dinamicamente reconfiguráveis baseados em NoCs utilizando-se a meta-heurística busca tabu (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de https://www.teses.usp.br/teses/disponiveis/3/3140/tde-29032022-104547/
NLM
Novaes GAS. Otimização de mapeamento e posicionamento para sistemas dinamicamente reconfiguráveis baseados em NoCs utilizando-se a meta-heurística busca tabu [Internet]. 2019 ;[citado 2024 maio 15 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-29032022-104547/
Vancouver
Novaes GAS. Otimização de mapeamento e posicionamento para sistemas dinamicamente reconfiguráveis baseados em NoCs utilizando-se a meta-heurística busca tabu [Internet]. 2019 ;[citado 2024 maio 15 ] Available from: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-29032022-104547/
Trabalho de evento
Optimized cube expansion with binary decision diagrams and expansion graphs for logic minimization (1993)
Wang, Jiang Chau
Source: Anais. Conference titles: Congresso da Sociedade Brasileira de Microeletronica. Unidade: EP
Assunto: SEMICONDUTORES
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ABNT
WANG, Jiang Chau. Optimized cube expansion with binary decision diagrams and expansion graphs for logic minimization. 1993, Anais.. Campinas: Sbmicro, 1993. . Acesso em: 15 maio 2024.
APA
Wang, J. C. (1993). Optimized cube expansion with binary decision diagrams and expansion graphs for logic minimization. In Anais. Campinas: Sbmicro.
NLM
Wang JC. Optimized cube expansion with binary decision diagrams and expansion graphs for logic minimization. Anais. 1993 ;[citado 2024 maio 15 ]
Vancouver
Wang JC. Optimized cube expansion with binary decision diagrams and expansion graphs for logic minimization. Anais. 1993 ;[citado 2024 maio 15 ]
Trabalho de evento
New method for inverse-image computation in generating the set of equivalent states (1996)
Teruya, M Y; Wang, Jiang Chau
Source: Proceedings. Conference titles: Conference of the Brazilian Microelectronics Society. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
TERUYA, M Y e WANG, Jiang Chau. New method for inverse-image computation in generating the set of equivalent states. 1996, Anais.. Sao Paulo: Sbmicro, 1996. . Acesso em: 15 maio 2024.
APA
Teruya, M. Y., & Wang, J. C. (1996). New method for inverse-image computation in generating the set of equivalent states. In Proceedings. Sao Paulo: Sbmicro.
NLM
Teruya MY, Wang JC. New method for inverse-image computation in generating the set of equivalent states. Proceedings. 1996 ;[citado 2024 maio 15 ]
Vancouver
Teruya MY, Wang JC. New method for inverse-image computation in generating the set of equivalent states. Proceedings. 1996 ;[citado 2024 maio 15 ]
Relatorio tecnico
Multilevel logic minimization and test set generation using binary decision diagrams (1993)
Wang, Jiang Chau
Unidade: EP
Assunto: SEMICONDUTORES
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ABNT
WANG, Jiang Chau. Multilevel logic minimization and test set generation using binary decision diagrams. . Syracuse: Case Center of Syracuse University. . Acesso em: 15 maio 2024. , 1993
APA
Wang, J. C. (1993). Multilevel logic minimization and test set generation using binary decision diagrams. Syracuse: Case Center of Syracuse University.
NLM
Wang JC. Multilevel logic minimization and test set generation using binary decision diagrams. 1993 ;[citado 2024 maio 15 ]
Vancouver
Wang JC. Multilevel logic minimization and test set generation using binary decision diagrams. 1993 ;[citado 2024 maio 15 ]
Dissertação (Mestrado)
Multifractal traffic generator modeled at the transaction level for integrates systems performance evaluation (2017)
Bueno Filho, José Eduardo Chiarelli; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: SISTEMAS INTEGRADOS EM LARGA ESCALA, MODELOS EM SÉRIES TEMPORAIS, FRACTAIS
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ABNT
BUENO FILHO, José Eduardo Chiarelli. Multifractal traffic generator modeled at the transaction level for integrates systems performance evaluation. 2017. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 2017. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-28062017-114833/. Acesso em: 15 maio 2024.
APA
Bueno Filho, J. E. C. (2017). Multifractal traffic generator modeled at the transaction level for integrates systems performance evaluation (Dissertação (Mestrado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-28062017-114833/
NLM
Bueno Filho JEC. Multifractal traffic generator modeled at the transaction level for integrates systems performance evaluation [Internet]. 2017 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-28062017-114833/
Vancouver
Bueno Filho JEC. Multifractal traffic generator modeled at the transaction level for integrates systems performance evaluation [Internet]. 2017 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-28062017-114833/
Dissertação (Mestrado)
Modelamento estático do transistor MOS tipo de depleção de geometria grande (1988)
Wang, Jiang Chau ; Waldman, Bernard (Orientador)
Unidade: EP
Assunto: TRANSISTORES
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
WANG, Jiang Chau. Modelamento estático do transistor MOS tipo de depleção de geometria grande. 1988. Dissertação (Mestrado) – Universidade de São Paulo, São Paulo, 1988. . Acesso em: 15 maio 2024.
APA
Wang, J. C. (1988). Modelamento estático do transistor MOS tipo de depleção de geometria grande (Dissertação (Mestrado). Universidade de São Paulo, São Paulo.
NLM
Wang JC. Modelamento estático do transistor MOS tipo de depleção de geometria grande. 1988 ;[citado 2024 maio 15 ]
Vancouver
Wang JC. Modelamento estático do transistor MOS tipo de depleção de geometria grande. 1988 ;[citado 2024 maio 15 ]
Trabalho de evento
Miriã_SI: a tool for the synthesis of speed-independent multi burst-mode controllers (2005)
Oliveira, Duarte Lopes de; Strum, Marius; Wang, Jiang Chau
Source: SBCCI 2005. Conference titles: Symposium on Integrated Circuits and Systems Design. Unidade: EP
Subjects: CONTROLADORES PROGRAMÁVEIS, SISTEMAS DE CONTROLE
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
OLIVEIRA, Duarte Lopes de e STRUM, Marius e WANG, Jiang Chau. Miriã_SI: a tool for the synthesis of speed-independent multi burst-mode controllers. 2005, Anais.. New York: ACM, 2005. . Acesso em: 15 maio 2024.
APA
Oliveira, D. L. de, Strum, M., & Wang, J. C. (2005). Miriã_SI: a tool for the synthesis of speed-independent multi burst-mode controllers. In SBCCI 2005. New York: ACM.
NLM
Oliveira DL de, Strum M, Wang JC. Miriã_SI: a tool for the synthesis of speed-independent multi burst-mode controllers. SBCCI 2005. 2005 ;[citado 2024 maio 15 ]
Vancouver
Oliveira DL de, Strum M, Wang JC. Miriã_SI: a tool for the synthesis of speed-independent multi burst-mode controllers. SBCCI 2005. 2005 ;[citado 2024 maio 15 ]
Trabalho de evento-resumo
Minimizacao de maquinas de estados finitos por meio de bdds (1996)
Teruya, M Y; Wang, Jiang Chau
Source: [Resumos]. Conference titles: Simposio de Iniciacao Cientifica da Universidade de São Paulo. Unidade: EP
Assunto: CIRCUITOS INTEGRADOS
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
TERUYA, M Y e WANG, Jiang Chau. Minimizacao de maquinas de estados finitos por meio de bdds. 1996, Anais.. São Paulo: Usp, 1996. . Acesso em: 15 maio 2024.
APA
Teruya, M. Y., & Wang, J. C. (1996). Minimizacao de maquinas de estados finitos por meio de bdds. In [Resumos]. São Paulo: Usp.
NLM
Teruya MY, Wang JC. Minimizacao de maquinas de estados finitos por meio de bdds. [Resumos]. 1996 ;[citado 2024 maio 15 ]
Vancouver
Teruya MY, Wang JC. Minimizacao de maquinas de estados finitos por meio de bdds. [Resumos]. 1996 ;[citado 2024 maio 15 ]
Tese (Doutorado)
Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip (2014)
Gomes Filho, Jonas; Wang, Jiang Chau (Orientador)
Unidade: EP
Subjects: MICROELETRÔNICA, ARQUITETURA RECONFIGURÁVEL
A citação é gerada automaticamente e pode não estar totalmente de acordo com as normas
ABNT
GOMES FILHO, Jonas. Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip. 2014. Tese (Doutorado) – Universidade de São Paulo, São Paulo, 2014. Disponível em: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-31122015-104807/. Acesso em: 15 maio 2024.
APA
Gomes Filho, J. (2014). Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip (Tese (Doutorado). Universidade de São Paulo, São Paulo. Recuperado de http://www.teses.usp.br/teses/disponiveis/3/3140/tde-31122015-104807/
NLM
Gomes Filho J. Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip [Internet]. 2014 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-31122015-104807/
Vancouver
Gomes Filho J. Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip [Internet]. 2014 ;[citado 2024 maio 15 ] Available from: http://www.teses.usp.br/teses/disponiveis/3/3140/tde-31122015-104807/

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